Figure: (a) schéma d’intégration d’un transistor à canal nanofil interconnecté la logique CMOS. (b) Image optique et (c, d) image MEB des transistors à nanofil SiGe.
Transistors à canal nanofils connectés à la logique CMOS
Une voie prometteuse pour améliorer les performances des circuits intégrés est l’intégration 3D qui consiste à empiler des puces les unes sur les autres (3D hétérogène) ou à superposer des transistors MOSFET ou des transistors à effet tunnel les uns au-dessus des autres sur la même puce (3D monolithique). Ceci permettra d’augmenter les performances des circuits intégrés par l’ajout des nouvelles fonctionnalités. Deux voies majeures sont exploitées pour la réalisation des circuits 3D qui sont principalement le report des puces et la fabrication directe des transistors les uns sur les autres sans passer par l’étape collage. L’approche monolithique nécessite un budget thermique limité à 450 °C afin de ne pas dégrader les performances des transistors MOSFET « Front End Of Line ». Dans ce contexte, nous avons, tout d’abord, réussi à montrer, pour la première fois, une preuve du concept d’une croissance guidée, entre deux électrodes métalliques, des nanofils horizontaux directement sur un substrat de silicium recouvert par un oxyde. Pour cela, nous avons optimisé les paramètres de croissance des nanofils SiGe à basse température puis entre des électrodes prédéfinies, nous avons réussi à confiner cette croissance à l’intérieur des tranchées d’oxyde grâce au procédé « nanodamascène » [M. MERHEJ et al., Microelectronic Engineering, 177, pp. 41-45, (2017)]. La localisation des catalyseurs était le point clé de ce procédé pour contrôler et éliminer la croissance aléatoire des nanofils horizontaux.
Dans un second temps, nous avons développé un nouveau procédé technologique basé sur la technique de la diélectrophorèse pour réaliser de transistors à canal nanofils connecté à la logique CMOS (puce CMOS de chez ST Microelectronics). Tout d’abord, nous avons réalisé les vias afin de connecter les transistors MOSFET à nos contacts supérieurs. Puis nous avons optimisé les paramètres clefs de la diélectrophorèse et enfin nous avons réalisé le transistor à canal nanofils horizontaux [M. MERHEJ et al., Semiconductor Science and Technology, 33 (1), art. no. 015005, (2018)]. Les caractéristiques électriques de ces dispositifs connectés à la logique CMOS sont très encourageantes.
Ces travaux de recherche sont réalisés dans le cadre de la thèse de M. Merhej en collaboration avec le LN2 à Sherbrooke (2013-2017).
Contact : bassem.salem@cea.fr
Personnes impliquées : T. Luciani, F. Bassani, T. Baron et B. Salem
Collaborations : LN2-Sherbrooke, ST Microelectronics
