Schéma de principe montrant la structure finale désirée d'un transistor vertical à canal nanofils
Vertical SiNW transistor process flow illustration. In this figure we present the critical technological steps in order to fabricate GAA-FET. (b): colorized FIB-SEM image of silicon nanowires GAA-FET
Transistors 3D à canal nanofils à grille enrobante
La complexité des circuits microélectroniques ne cesse de s’accroître. De nombreux travaux s’attachent à utiliser les propriétés particulières de nano-objets pour réaliser des fonctions interrupteurs et mémoires mais aussi pour créer de nouvelles fonctionnalités. De par leur dimension, les nano-objets possèdent des propriétés physiques originales et pourront être intégrés dans des composants, pour former de nouveaux éléments actifs à part entière et/ou des connexions pour les futurs dispositifs électroniques. Les structures unidimensionnelles, telles que les nanofils semiconducteurs présentent un fort potentiel. De ce fait, cette structure est la plus adaptée pour améliorer : (i) le contrôle électrostatique de la grille sur le canal (diminution du courant de fuite du transistor IOFF), (ii) la densité de courant transportée entre la source et le drain (structure multifils), (iii) la réalisation des hétérojonctions de type p-i-n avec différente combinaison des matériaux et (iv) la densité d’intégration par la superposition dans l’axe vertical des transistors (intégration 3D) ou aussi dans le niveau « back-end Of Line » du circuit intégré.
Dans ce cadre, nous avons développé au laboratoire une filière d’intégration pour réaliser et étudier les propriétés électroniques d’un transistor FET et TFET à canal nanofil monocristallin horizontal ou vertical à base de Si/SiGe à grille enrobante ou semi-enrobante. Ces nanofils sont élaborés par dépôt chimique en phase vapeur en utilisant le mécanisme Vapeur-Liquide-Solide.
Collaborations : CEA-IRIG-SiNaPS et IMEP-LAHC.
Contact : bassem.salem@cea.fr
Personnes impliquées : T. Luciani, F. Bassani, T. Baron et B. Salem
